聯華電子與Cadence 於 (24) 日共同宣布，Cadence 的類比與混合訊號 (Analog/Mixed Signal, AMS) 晶片設計流程獲得聯華電子 22 奈米超低功耗 (22ULP) 與 22 奈米超低漏電 (22ULL) 製程認證，此流程可優化製程效率、縮短設計時間，加速5G、物聯網和顯示等應用設計開發，滿足日漸增高的市場需求。
聯電的 22 奈米製程具有超低功耗和超低漏電的技術優勢，可滿足在科技創新發展下，使用時間長、體積小、運算強的應用需求。經聯電認證的 Cadence AMS 設計流程，提供了整合可靠度介面 (Unified Reliability Interface, URI)，在 22 奈米製程設計時，可確保電路可靠度及使用壽命，並提供最佳化的設計，讓類比與混合訊號晶片設計更精確完美。此外，設計流程並提供示範電路，讓使用者在設計時可靈活套用，提高設計效率與精確性。
Cadence AMS 流程由根據 22 奈米製程設計套件 (PDK) 的整合解決方案和方法組成，以加速完成設計，包括：
- Virtuoso 平台包括原理圖編輯、模擬設計環境 (ADE) 和佈局 XL 工具支援。
- Spectre AMS Designer 結合 Spectre X Simulator 和 Xcelium Logic Simulation 引擎的強大功能，為由電晶體、行為、時序和寄生模塊的組成設計提供一致和準確的結果。
- Voltus-Fi 客製化電源完整性解決方案，以最新圖形使用者介面則提供電子遷移與電阻電位降 (EM/IR) 分析，可快速輸入所需的 EM 規則。
聯華電子元件技術開發及設計支援副總經理鄭子銘表示，「聯電為全球半導體晶圓專工業的領導者，並持續開發先進的特殊製程以供應快速成長的 5G、物聯網和顯示等晶片市場。相較於 28 奈米製程，聯電的 22 奈米製程能再縮減 10% 的晶粒面積、擁有更佳的功率效能，以及強化射頻性能等特點。這次與Cadence的合作，為聯電 22 ULP 與 22 ULL 製程技術的晶片客戶提供業界領先的可靠與高效率的流程方案，並獲得設計上客製化的支援，協助客戶提升生產力，並快速完成全晶片設計定案，增進晶片設計的速度與效率。」
Cadence 客製化 IC 及 PCB 事業群產品管理副總裁 Ashutosh Mauskar 提到：「隨著 5G、物聯網和智慧穿戴裝置設計複雜度的日益增加，類比與混合訊號技術的提升將是先進晶片設計成功的至要關鍵。Cadence 支援的 22ULP 與 22ULL AMS 設計流程，專為聯電晶片技術作客制的優化，提供設計、驗證與設計實現等全方位的解決方案。藉由此 Cadence 與 UMC 的合作，共同的客戶能夠在 22ULP/ULL 上快速實現創新的混合訊號設計。」
